Введение в микропроцессор 80386 Автор "" Размер 247364 Байт Страница 19 из 24 СКАЧАТЬ КНИГУ ЦЕЛИКОМ

є H  є H  є H  є L  є L  є  H   є     L     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H  є H  є L  є H  є L  є  L   є     H     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H  є H  є L  є L  є L  є  L   є     L     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H  є L  є H  є H  є H  є  H   є     L     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H* є L* є H* є L* є X  є  X   є     X     є X - несмежные є
є    є    є    є    є    є      є           є      байты    є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H  є L  є L  є H  є L  є  L   є     H     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є H  є L  є L  є L  є L  є  L   є     L     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L  є H  є H  є H  є H  є  L   є     H     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L* є H* є H* є L* є X  є  X   є     X     є X - несмежные є
є    є    є    є    є    є      є           є      байты    є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L* є H* є L* є H* є X  є  X   є     X     є X - несмежные є
є    є    є    є    є    є      є           є      байты    є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L  є L  є H  є H  є H  є  L   є     L     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L* є L* є H* є L* є X  є  X   є     X     є X - несмежные є
є    є    є    є    є    є      є           є      байты    є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L  є L  є L  є H  є L  є  L   є     H     є               є
МННННОННННОННННОННННОННННОННННННОНННННННННННОННННННННННННННН№
є L  є L  є L  є L  є L  є  L   є     L     є               є
ИННННКННННКННННКННННКННННКННННННКНННННННННННКНННННННННННННННј
     BLE# устанавливается (активный уровень) когда  активизи-
          руются разряды D0-D7 16-разрядной шины.
     BHE# устанавливается  (активный уровень) когда активизи-
          руются разряды D8-D15 16-разрядной шины.
     A1 имеет низкий уровень для всех четных слов;  A1  имеет
высокий уровень для всех нечетных слов.
     
     Обозначения:
                   X - допустим и высокий и низкий логический
                       уровень;
                   H - высокий логический уровень;
                   L - низкий логический уровень;
                   * - неиспользуемые комбинации BE0#-BE3#:
     - комбинация, когда  все стробы данных находятся в неак-
       тивном состоянии;
     - комбинации стробов данных, при которых появляются нес-
       межные активные байты.
           
     6.3.6  Выравнивание операндов

     Благодаря гибкой адресации памяти в 80386 возможна пере-
дача логического операнда, разрядность которого больше  слова
или  двойного слова памяти или ввода/вывода, например 32-раз-
рядного операнда (двойное слово), адрес начала которого  нек-
ратен  4,  или  16-разрядного  операнда (слово), разделенного
между двумя физическими двойными словами массива памяти.
     Когда передача операнда  требует  выполнения  нескольких
циклов, то во время этих циклов выполняется выравнивание дан-
ных и определение размера шины. Таблица 6-8 описывает опреде-
ление  типов циклов передачи для всех комбинаций таких харак-
теристик, как длина логического операнда, выравнивание и  ши-
рина  шины данных. Когда для передачи многобайтового логичес-
кого операнда требуется несколько циклов шины, то первыми пе-
редаются старшие байты (но если установлен  активный  уровень
BS16#, то будут выполнены два 16-разрядных цикла, причем пер-
выми будут переданы младшие байты).
     
                                                 Таблица 6-8.
      
           Циклы передачи байтов, слов и двойных слов
ЙНННННННННННННННЛННННННННННННННННННННННННННННННННННННННННННН»
є               є     Длина логического операнда в байтах   є
є               МНННЛНННННННННННННННННННЛННННННННННННННННННН№
є               є 1 є          2        є         4         є
МНННННННННННННННОНННОННННЛННННЛННННЛННННОННННЛННННЛННННЛНННН№
єАдрес байта фи-єXX є 00 є 01 є 10 є 11 є 00 є 01 є 10 є 11 є
єзической памятиє   є    є    є    є    є    є    є    є    є
є(младшие два   є   є    є    є    є    є    є    є    є    є
єбайта)         є   є    є    є    є    є    є    є    є    є
МНННННННННННННННОНННОННННОННННОННННОННННОННННОННННОННННОНННН№
єЦиклы передачи єb  є W  є W  є W  єhb, є d  єhb, єhw, єh3, є
єпо 32-разряднойє   є    є    є    єlb  є    єl3  єlw  єlb  є
єшине данных    є   є    є    є    є    є    є    є    є    є
МНННННННННННННННОНННОННННОННННОННННОННННОННННОННННОННННОНННН№
єЦиклы передачи єb  є W  єlb,*є W  єhb,*єlw,*єhb, єhw, єmw, є
єпо 16-разряднойє   є    єhb* є    єlb* єhw* єlb,*єlw  єhb,*є
єшине данных    є   є    є    є    є    є    єmw* є    єlb  є
ИНННННННННННННННКНННКННННКННННКННННКННННКННННКННННКННННКННННј
                
     Обозначения:  b = передача байта
                   w = передача слова
                   l = младшая часть операнда
                   m = средняя часть операнда
                   х = не используется
                   * = активный уровень BS16# вызывает выпол-







Загрузка...








                       нение второго цикла шины
                   3 = передача 3-х байтов
                   d = передача двойного слова
                   h = старшая часть операнда
     
     6.4  Описание функционирования шины

     6.4.1 Введение

     80386 имеет отдельные параллельные шины: шину  адреса  и
шину  данных.  Шина  данных - 32-разрядная и двунаправленная.
Ширина шины адреса - 32 разряда: из них 30 старших разрядов -
адрес операнда и 2 разряда формируются из 4-х сигналов  стро-
бов данных каждый из которых служит для выборки соответствую-
щего  байта  в операнде. Эти шины анализируются и управляются
соответствующими им управляющими сигналами.
     Тип каждого цикла  шины  определяется  тремя  сигналами:
M/IO#, W/R# и D/C#. Одновременно с этими сигналами устанавли-
вается достоверный адрес на линиях BE0#-BE3# и A2-A31. Сигнал
строба  адреса  указывает  на выдачу процессором 80386 нового
типа цикла шины и адреса.
     Объединенные шина адреса, шина данных и все связанные  с
ними управляющие сигналы называются в тексте просто "шиной".
     В  рабочем состоянии шина выполняет один из нижеперечис-
ленных циклов шины:
     1) чтение из памяти;
     2) чтение из памяти с блокировкой шины;
     3) запись в память;
     4) запись в память с блокировкой шины;
     5) чтение из устройства ввода/вывода (или из сопроцессо-
        ра);
     6) запись в устройство ввода/вывода (или в сопроцессор);
     7) подтверждение прерывания;
     8) цикл останова или цикл выключения.
     Табл. 6-2 показывает  соответствие  комбинаций  сигналов
определения  типа  шины каждому типу шины. См. параграф 6.2.5
Сигналы определения типа цикла шины.
     Отличительной чертой шины данных является ее  изменяемая
ширина, которая может быть 32-разрядной и 16-разрядной. Шири-
на  шины данных указывается процессору 80386 его входным сиг-
налом BS16#. Все функции шины могут быть выполнены при  любой
ширине шины.
     Когда шина 80386 не выполняет ни один из вышеперечислен-
ных  циклов,  она  находится  или в нерабочем состоянии или в
состояние подтверждения захвата шины,  последнее  может  быть
вызвано внешней схемой.
     Нерабочее  состояние шины может иметь место, когда 80386
не выдает дальнейших подтверждений на свой выход строба адре-
са (ADS#) после начала текущего цикла, и потому текущий  цикл
будет последним. Состояние подтверждения захвата шины иденти-
фицируется  установкой  процессором 80386 активного уровня на
своем выходе подтверждения захвата (HLDA).
     Самой короткой временной единицей деятельности шины  яв-
ляется состояние шины. Деятельность состояния шины составляет
один период тактовой частоты процессора (два периода CLK2).
     Законченная  передача  данных  осуществляется  в течение
цикла шины, состоящего из двух или более состояний шины.
     Самый короткий цикл шины 80386 состоит из двух состояний
шины. Состояния шины в каждом цикле обозначены как Т1 и Т2. В
течение такого цикла шины (из 2-х состояний) может  быть  вы-
полнено  обращение  по любому адресу памяти или ввода/вывода,
если внешняя аппаратура обладает достаточным быстродействием.
Высокая пропускная способность шины и цикл  шины,  занимающий
два  периода  тактовой частоты, наиболее полно реализуют воз-
можности быстрой основной памяти или кэш-памяти.
     Каждый цикл шины длится до тех пор, пока не придет подт-
верждение от внешних устройств системы, использующих для этой
цели вход 80386 READY#. Если подтверждение цикла  шины  будет
сформировано  в конце первого из состояний Т2, то это опреде-
лит выполнение самого короткого цикла шины, состоящего  всего
из двух состояний Т1 и Т2. Однако, если активный уровень сиг-
нала  READY#  не будет установлен сразу (в конце первого Т2),
то состояния Т2 будут неограничено повторятся до тех пор, по-
ка на входе READY# процессор не обнаружит активный уровень.
           
     6.4.2  Конвейерная адресация
     
     Режим конвейерной  адресации  обеспечивает  определенные
протоколы цикла шины.
     Протокол конвейерной или неконвейерной адресации выбира-
ется  на основе совмещения циклов с использованием входа сле-
дующего адреса (NA#).
     В режиме неконвейерной адресации  текущий  адрес  и  тип
цикла шины остаются постоянными в течение всего цикла шины.
     В режиме конвейерной адресации адрес (BE0#-BE3#, A2-A31)
и  тип  цикла для следующего цикла устанавливаются и выдаются
еще до окончания текущего цикла. Чтобы сигнализировать об  их
готовности, 80386 устанавливает также активный уровень на вы-
ходе строба адреса (ADS#). Рис.6-9 иллюстрирует самые быстрые
циклы  чтения в режиме конвейерной адресации. Из рис.6-9 сле-
дует, что самые короткие циклы шины, использующие метод  кон-
вейерной  адресации,  состоят  всего  из двух состояний шины,
обозначенных Т1Р и Т2Р. Следовательно,  циклы  с  конвейерной
адресацией  обеспечивают такую же пропускную способность дан-
ных, как и циклы с неконвейерной адресацией, но время выборки
адреса увеличивается по сравнению с неконвейерными циклами.
     Из-за увеличения времени выборки адреса режим  конвейер-
ной адресации сокращает требуемое количество состояний ожида-
ния.  Например, если в режиме конвейерной адресации требуется
одно состояние ожидания, то в  режиме  конвейерной  адресации
может не потребоваться ни одного состояния ожидания.
     Режим  конвейерной  адресации  используеется в системах,
имеющих адресные "защелки". В таких системах, сразу "защелки-